开发逻辑综合（RTL-to-netlist）用例，以配合公司软件产品验证工作，确保公司产品在整个原型仿真验证流程中可以正确工作；

通过静态时序分析、功耗分析、面积分析、形式验证等手段，对综合结果（网表、SDC、SDF等）的性能和正确性进行分析评估，并提出改良意见。

微电子、电子、通信、计算机及其相关专业硕士以上学历，掌握数字集成电路基础知识，如：Verilog HDL、逻辑仿真、形式验证、逻辑综合等；

熟悉数字IC实现流程，有逻辑综合工具（DC/Genus等）、静态时序分析工具（PT/Tempus等）的使用经验（EDA工具如Cadence/Synopsys/Mentor等）或FPGA设计实现（Xilinx/Altera等）的经验；

掌握Linux Shell/TCL/Perl/Python或其它类似的脚本语言编程和搭建自动化设计流程者优先；

具备良好的交流能力和团队协作精神；

对技术有追求，能快速接受和掌握新技术，有较强的独立、主动的学习能力。